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Kopei's recent replies
Jan 19, 2018 Replied to a topic by cnbattle › JetBrains › 你们工作对 IntelliJ 全家桶依赖吗? |
感觉 pycharm 比其他的细节做得好，性能优化的也比较多
@qiayue 那该用啥达到相同效果？
@lshero 哈哈哈，真是一条财路啊！
@lshero 老玩家你好。。那么现在买不到通用网址了吧，领导想要这玩意。。
@xfspace 好像没有了
Aug 6, 2015 Replied to a topic by wh0syourda66y › Python › 输入你的 JD 或者简历，预测你的薪资 |
lagou测试了几个jd，有几个没有击中提出的薪资范围哦
Mar 21, 2015 Replied to a topic by sennes › 硬件 › FPGA 开发板(教材)讨论 |
板子是自己做的吗？自己做的板子话，那么应该对硬件电路都比较了解了，有什么接口电路，需要什么时序。写代码的流程一般是这样的：
1. 确定需求
2. 画大的逻辑框图（对应.vhd或.v文件），也就是数据流图，可以用visio
3. 画每个框图的时序图，建议用timegen这个软件
4. 开始写代码
5. 写管脚约束，综合
6. 写testbench，modelsim仿真
我觉得VHDL比Verilog结构清晰。
关于开发板： FPGA+ARM组成的SOC感觉蛮爽的，也有点门槛。
1. 确定需求
2. 画大的逻辑框图（对应.vhd或.v文件），也就是数据流图，可以用visio
3. 画每个框图的时序图，建议用timegen这个软件
4. 开始写代码
5. 写管脚约束，综合
6. 写testbench，modelsim仿真
我觉得VHDL比Verilog结构清晰。
关于开发板： FPGA+ARM组成的SOC感觉蛮爽的，也有点门槛。
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